FPGA系統之增量設計

FPGA系統之增量設計(摘自易立達高科技網)

   FPGA設計工程師總是希望其設計能夠“畢其功於一役”，但由於複雜的大型系統中牽涉到各種複雜功能、性能要求，以及數量龐大的系統閘，因此，不管花費多少的時間和精力，通常都需要更改設計、修正一些邏輯問題或做進一步的最佳化。
   
與傳統的設計流程相比較，為支援設計/合成及佈局佈線實體實現而開發的增量設計流程（incremental design flow），卻非常適用於對設計中的特定部分進行修改或最佳化，而且不會影響到其他已經達到設計要求的部分。如果因為系統記憶體受限或外延的執行時間，而不適合採用從上而下的嚴密方法時，設計工程師還可採用增量設計流程完成一項大型的設計。
   
此外，在增量設計流程中還採用了一些其他的設計策略，以便在繼續且獨立地開發設計中某些部分的同時，可以將該設計中另外的一些部分凍結。
   
傳統設計的建立和實體實現
   
一般的FPGA開發流程有以下幾個步驟：
   

●用HDL語言建立設計；
●執行合成前（pre-synthesis）模擬；
●設定約束；
●合成設計；
●執行合成後（post-synthesis）模擬；
●進行佈局佈線；
●以及分析設計的時序性能。

若能滿足功能和時序性能的要求，則可產生編程檔案並對元件進行編程。Libero IDE（Integrated Design Environment；整合設計環境）白金版工具配備了Actel及其合作夥伴所提供的一流開發工具，可成功地管理“一次性成功”的設計。為了改善性能，SmartTime時序分析和約束管理工具更提供了識別和分析設計中關鍵路徑的功能。此外，Magma PALACE實體合成工具一般都能提升Fusion可編程系統晶片（PSC）和ProASIC3元件的整體性能。

關鍵字 : FPGA,Actel