以實體合成技術克服新一代設計挑戰

以實體合成技術克服新一代設計挑戰(摘自易立達高科技網)

   最初的FPGAs是由數十個邏輯單元所組成，其功能需求很容易經由繪製電路圖的軟體來表示。然而在摩爾定律的推波助瀾之下，FPGAs也日趨壯大。在90年代初期，FPGAs已成長到由數千個邏輯單元組成，電路圖的繪製也開始變得相當複雜而乏味。FPGAs元件的複雜度和功能已經超過入門級設計工具的能力範圍，幸運的是，此時已有一項解決方案可供選用，也就是邏輯合成（logic synthesis）。
   Synplicity的資深行銷副總裁Andrew Haines指出，邏輯合成的運用相當理想，這項技術可協助工程師逐一完成數萬或高達數百萬個邏輯單元的設計案。但當被運用在更大的設計案時，工程師也漸漸發現這項技術的瓶頸。在元件更大和運作期更長的情況下，時序收斂（Timing closure）已成為一大難題。工程師可能知道他可以達到元件所需求的速度，卻不知道要重複進行多少次的設計才能完成。為此市場上出現了多種不同的解決工具和策略，如平面規劃（floor planning）和後合成最佳化（post-synthesis optimization）等技術。不過，這些解決方案只能片面解決時序收斂的問題。目前看來，要解決的並非只是複雜度的問題，在深次微米的時代，還有一些新的議題必須要認真地去考慮。功率已然為許多FPGA設計中的一大問題，而很快地，在深次微米SoC的設計中還會遭遇到其他的議題。例如晶片上的時脈可變性將會成為硬體式解決方案的一項發展阻力。

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