Synplicity ReadyIP計劃：在FPGA上的IP保密流程

Synplicity ReadyIP計劃：在FPGA上的IP保密流程(摘自易立達高科技網)

   Synplicity在美國加州聖荷西的嵌入式系統會議上宣布ReadyIP計劃，此計劃目標是著眼於簡化FPGA系統設計中IP取得、評價和使用的流程；ReadyIP計劃亦是一個提供完整FPGA設計實現的通用IP整合的安全流程，現有的用戶能夠藉由使用Synplicity的業界標準整合式合成環境如Synplify Pro或是 Synplify Premier的解決方案，在其FPGA設計中輕鬆實現和整合幾個不同第三方廠商的IP。
   ReadyIP所包含的關鍵因素，有利用標準IP加密技術與版權管理來簡化系統評估過程；System Designer是一種獨立不同的新技術並擁有整合獨立IP的功能，同時亦是Synplicity電路合成解決方案的一部份；利用”只要按鈕即可啟動”的網路權限直接從Synplicity的FPGA設計環境獲得第三方供應商的IP，利用SPIRIT Consortium的IP–XACT IP封裝格式使來自不同管道的IP能夠混合在一個系統中同時運作，當然包括利用公司內部自行開發的IP”。

關鍵字 : FPGA,Synplicity,Andy Haines,可編程處理器