2008年4月16日 星期三
65到45：半導體製程微細化技術再突破
半導體製程微細化趨勢
1965年Intel創始人Moore提出「隨著晶片電路複雜度提升，晶片數目必將增加，每一晶片成本將每年減少一半」的規律之後，半導體微細化製程技術日新月異，結構體尺寸從微米推向深次微米，進而邁入奈米時代。半導體製程微細化趨勢也改變了產業的成本結構，10年前IC設計產業投入線路設計與光罩製程的費用，僅佔總體成本的13％，半導體生產製造成本約佔87％。自2003年進入深次微米製程後，IC線路設計及光罩成本便大幅提升到62％。
《圖一 A FAB of UMC》
＜註：資料來源：UMC＞
當晶片結構體尺寸小於100奈米時，光學微影技術便面臨技術關鍵：矽晶製程微影技術的線寬已小於曝光的波長長度，而微影技術所能製作的線寬，是與光源的波長成正比。在朝向45奈米製程的趨勢下，必須要能夠降低波長、增加數值孔徑（NA；Numerical Aperture）、提高微影解析度，才能製作微細化晶片尺寸。所以能否研發出能滿足微細化製程所需、且具市場競爭力的微影曝光技術，對IDM、Foundry、以及Fabless半導體產業來說，非常重要。因此目前在晶圓製程技術上，各廠要面對的課題是：如何有效降低製程微細化電路之間的靜態功耗，特別是漏電流；以及RC時間延遲的問題；並防止介質機械強度下滑；同時，增加晶體密度、降低電路耗用面積、提升運作時脈頻率，並且節省電能。
關鍵字 : ArF,EUV,RC-Delay,Low-k,TSMC,UMC,Chartered,Intel,英代爾,英特爾,製程材料類
